「ΔΣ変調」の解説

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2019年07月14日 更新。
用語:ΔΣ変調
同義語・類義語:ΣΔ変調
このページで解説している他の用語:ΔΣ変調回路ΣΔ調変調回路D級アンプD級パワーアンプノイズシェーピングオーバーサンプリング
概要

ΔΣ変調(デルタ・シグマ変調)は、信号の差を取る減算回路、信号の時間積分を行う積分回路、および、出力値を入力に帰還して出力値が目標値に近づく様に制御を行うための負帰還回路などから構成されるΔΣ変調回路により、PDM変調やA/D変換やD/A変換を行う手法の事です。ΔΣ変調は、ΣΔ変調と呼ぶ事もあります。

ΔΣ変調回路の主な用途としては、電力効率の良いパワーアンプであるD級アンプや、1ビットのA/D変換器、マルチビットのPCM信号をPDM信号に変換するPDM変調器(これにLPFを付けるとD/A変換器になる)などが挙げられます。

A/D変換のためにΔΣ変調を使う場合、扱う信号の帯域が狭いと、高倍率のオーバーサンプリングを行う事で非常にS/N比の高いA/D変換器が構成きます。この様なA/D変換器は、例えば心電図や脳波測定のための高S/N比、高ダイナミックレンジのA/D変換器として利用されています。

またオーディオの世界では、DSDと呼ばれる、PDMを用いた記録フォーマットが使われていますが、アナログ信号をDSDフォーマットとして記録するのにも、ΔΣ変調を応用した1ビットA/D変換器が使われます。

なお、ΔΣ変調のΔは減算回路で出力電圧の誤差を計算する事に由来しており、ΔΣ変調のΣは、その誤差を時間積分する事に由来しています。

以下に、ΔΣ変調をPDM変調に使う場合と、A/D変換に使う場合について説明します。

目次

1. ΔΣ変調をPDM変調に用いる場合 … 1ページ
1-1. PDM変調を行うΔΣ変調回路の概要 … 1ページ
1-2. PDM変調回路に直流電圧を入力した場合の動作の詳細な説明 … 1ページ
1-3. PDM変調回路の後段にLPFを接続して入力信号を再生する … 1ページ
2. ΔΣ変調をA/D変換に用いる場合 … 1ページ
2-1. 1ビットのA/D変換を行うΔΣ変調器の概要 … 1ページ
2-2. 1ビットのA/D変換器の回路構成に関する詳細な説明 … 1ページ
2-3. 1ビットA/D変換器の回路動作に関する詳細な説明 … 1ページ
2-3-1. 出力信号のデューティ比 … 1ページ
2-3-2. 出力信号の周期と発振周波数 … 1ページ
2-3-2-1. 入力電圧が0または正の値の場合 … 1ページ
2-3-2-2. 入力電圧が負の値の場合 … 1ページ
2-3-2-3. 入力電圧の変化に対する出力信号の発振周波数の変化のグラフ … 1ページ
2-4. ノイズシェーピングと複数ビットのA/D変換器の構成 … 1ページ
2-4-1. ノイズシェーピングの概要 … 1ページ
2-4-2. ΔΣ型A/D変換器におけるノイズシェーピングの原理 … 1ページ
2-4-3. オーバーサンプリングとノイズシェーピングとデジタルLPFによる高S/N比化 … 1ページ
2-4-4. ダウンサンプリングによるサンプリング周波数の低減 … 1ページ
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1.ΔΣ変調をPDM変調に用いる場合

ΔΣ変調をPDM変調に用いる場合について説明します。

1-1.PDM変調を行うΔΣ変調回路の概要

PDM変調に用いられるΔΣ変調回路には各種のバリエーションがありますが、ここでは、動作の理解がしやすい図1の回路で説明をします。

図1、PDM変調に用いられるΔΣ変調回路(PDM変調回路)の例
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図1、PDM変調に用いられるΔΣ変調回路(PDM変調回路)の例

このΔΣ変調回路は、減算回路と、積分回路と、ヒステリシスコンパレータの3種類の回路から構成されており、ヒステリシスコンパレータの出力が減算回路に負帰還されています。

このΔΣ変調回路では、入力したアナログ信号を、PDM信号に変換できます。(図2参照)

図2、入力信号のPDM変調の様子
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図2、入力信号のPDM変調の様子

減算回路は、変調したいアナログ信号の電圧から、ヒステリシスコンパレータの出力電圧を引き、積分回路に出力します。

積分回路は、減算回路から受け取った電圧を時間積分し、ヒステリシスコンパレータに出力します。

ヒステリシスコンパレータは、減算回路の入力電圧を2値化します。このヒステリシスコンパレータの入出力電圧特性を図3に示します。

図3、ヒステリシスコンパレータの入出力電圧特性
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図3、ヒステリシスコンパレータの入出力電圧特性

このヒステリシスコンパレータは、入力電圧がVT以上なら、出力電圧はVMになります。また、入力電圧が-VT以下なら、出力電圧が-VMになります。そして、入力電圧が-VTVTの範囲内なら、出力電圧が、直前の出力電圧に依存します。

最初に入力電圧が-VT以下である場合、入力電圧を徐々に上げていくと、入力電圧がVTに達するまでは、出力電圧が-VMのままです。そして、入力電圧がVTを超えた瞬間に、出力電圧がVMに変わります。

最初に入力電圧がVT以上である場合は、入力電圧を徐々に下げていくと、入力電圧が-VTに達するまでは、出力電圧がVMのままです。そして、入力電圧が-VTを下回った瞬間に、出力電圧が-VMに変わります。

ヒステリシスコンパレータの出力電圧を減算回路に戻すと、負帰還がかかります。帰還ループ内にヒステリシスコンパレータが含まれているため、この回路は安定する事ができず、自励発振をします。

図1の回路の各部の波形を図4に示します。

図4、図1のΔΣ変調回路の各部の電圧波形
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図4、図1のΔΣ変調回路の各部の電圧波形

この図を見ると分かる様に、変調したいアナログ信号の電圧が高いほど、PDM出力のパルス密度(出力電圧が正になる時間の割合)が高くなり、きちんとPDM変調が行われている事が分かります。

この回路は、PDM出力が変調したいアナログ信号を近似した際の誤差(減算回路の出力)の時間積分(積分回路の出力)がほぼ0になる様に(厳密にいうと-VTVTの範囲内に収まる様に)負帰還がかかります。そのため短期的な(PDM信号の周波数程度の高周波数の)誤差は発生しますが、長期的な(変調したいアナログ信号程度の低周波数の)誤差がほぼ発生しない様に動作します。

ただし、変調したいアナログ信号電圧が上限のVMまたは下限の-VMに近いと、PDM出力の周波数が極端に落ち、低い周波数の誤差(ノイズ)が発生します。そのため、高精度なPDMを行いたい場合は、回路に入力する信号の振幅を低めに抑える工夫をする場合があります。

1-2.PDM変調回路に直流電圧を入力した場合の動作の詳細な説明

ここでは、図1の回路の「変調したいアナログ信号」が、直流電圧VSであると仮定して、より詳細な回路動作の説明を行います。

図1の「変調したいアナログ信号」(入力信号)が電圧VSの直流電圧源だった場合の回路図を図5に示します。

図5、入力信号が直流電圧VSだった場合の回路動作
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図5、入力信号が直流電圧VSだった場合の回路動作

ただし、入力電圧VSは、式(1)の関係を満たすとします。(この関係を満たさないと、出力が飽和し、うまくPDM変調できません)

-VM<VS<VM … 式(1)

減算回路は、+の記号の端子に加えられた電圧から、-の記号の端子に加えられた電圧を引き、その引き算の結果に相当する電圧を出力します。

+の記号の端子に加えられた電圧はVSで、-の記号の端子に加えられた電圧は、このΔΣ回路の出力電圧vout(t)(ただし、tは時刻を表す変数)ですから、減算回路の出力電圧v1(t)は式(2)で与えられます。

v1(t)=Vs-vout(t) … 式(2)

積分回路は入力電圧を時間積分し、その積分結果に正の係数Kを掛けた電圧を出力します。よって、積分回路の出力電圧v2(t)は、式(3)で与えられます。

v2(t)=Kv1(t)dt=KVS-vout(t)dt … 式(3)

ヒステリシスコンパレータの出力電圧、すなわちPDM変調回路の出力電圧vout(t)は、ヒステリシスコンパレータの入力電圧v2(t)の値によって、図3に示した様に-VMまたはVMの電圧を取ります。

今、vout(t)=VMの場合は、式(3)にvout(t)=VMを代入する事により、式(4)が得られます。

v2(t)=KVS-VM dt=-KVM-VS dt
d/dt v2(t)=-K(VM-VS) … 式(4)

ここで、式(1)の関係式より、VM-VSが正の値を取る事に注意してください。

式(4)よりd/dt v2(t)が負の定数-K(VM-VS)になるので、コンパレータが電圧VMを出力している時は、v2(t)が右肩下がりの一次関数になる事が分かります。

今度はvout(t)=-VMの場合について考えます。この場合、式(3)にvout(t)=-VMを代入する事により、式(5)が得られます。

v2(t)=KVS-(-VM) dt=KVM+VS dt
d/dt v2(t)=K(VM+VS) … 式(5)

式(5)よりd/dt v2(t)が正の定数K(VM+VS)になるので、コンパレータが電圧-VMを出力している時は、v2(t)が右肩上がりの一次関数になる事が分かります。

時刻t=0において、v2(0)=0で、vout(0)=VMだったと仮定します。そうすると、v2(t)が-VTに達するまでは、v2(t)が傾き-K(VM-VS)の、右肩下がりの一次関数になります。これは、図6に示したグラフの期間Aに相当します。

図6、vout(t)とv2(t)の時間波形
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図6、vout(t)とv2(t)の時間波形

v2(t)が-VTに達すると、vout(t)が-VMに変化します。この時、v2(t)の傾きはK(VM+VS)に変化し、右肩上がりの一次関数になります。この状態がv2(t)がVTに達するまで続きます。これは、図6の期間Bに相当します。

v2(t)が上昇し続ける時間(期間Bの継続時間)TRは、v2(t)の変化幅2VTを、傾きK(VM+VS)で割る事で、式(6)の様に求まります。

式(6) … 式(6)

v2(t)がVTに達すると、再びvout(t)がVMに変化します。これに伴い、v2(t)は傾き-K(VM-VS)で減少し始め、この減少はv2(t)が-VTに達するまで続きます。これは、図6の期間Cに相当します。

v2(t)が減少し続ける時間(期間Cの継続時間)TFは、v2(t)の変化幅-2VTを、傾き-K(VM-VS)で割る事で、式(7)の様に求まります。

式(7) … 式(7)

出力電圧vout(t)の時間平均値Vaveは式(8)の様に求まります。

式(8-1)式(8-2)式(8-3)式(8-4) … 式(8)

式(8)の導出過程を見ていると、出力電圧の時間平均値Vaveが入力電圧VSと一致するのは、すごい偶然の様な気がしてきます。

しかし図5の回路は、出力電圧vout(t)と入力電圧VSの差を減算回路で求め、その出力を積分回路で時間積分し、その結果が一定範囲内に入る様に制御しています。つまり、言い方を変えると、VaveVSと一致する様に制御しているのです。

vout(t)の発振周波数fも求めておきましょう。fは式(9)で求まります。

式(9-1)式(9-2) …式(9)

式(9)よりVSfの関係をグラフ化すると、図7の様になります。

図7、入力電圧VSによる発振周波数fの変化
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図7、入力電圧VSによる発振周波数fの変化

この様に、上に凸の放物線のグラフになり、VS=0の時に最大周波数K/(4VT)を取ります。またVSがVMや-VMに近づくと、発振周波数が限りなく0に近づきます。

1-3.PDM変調回路の後段にLPFを接続して入力信号を再生する

前節で説明したとおり、直流信号VSを入力した時のPDM変調回路の出力の方形波電圧波形の時間平均値Vaveは、入力電圧VSに一致します。

よって図1の様に、入力にPDM変調信号の発振周波数fよりも十分に低い周波数の交流信号を入力しておき、さらにPDM出力の後段に、図8に示す様なLC型2次フィルタなどのLPFを接続して、PDMの発振周波数f以上の成分は十分に低減し、入力信号の周波数の成分は十分に通過する様にしておけば、負荷抵抗RLには入力信号が再生されます。

図8、PDM変調回路の後にLC型LPFを接続して負荷電圧に入力電圧を再生した例(D級アンプ)
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図8、PDM変調回路の後にLC型LPFを接続して負荷電圧に入力電圧を再生した例(D級アンプ)

図8の回路において、減算回路の+側端子の入力インピーダンスが、負荷インピーダンスRLよりも十分に大きければ、この回路はパワーアンプ(電力増幅器)として機能します。さらに、LPFとしてLC型の、パッシブで電力損失のない回路構成の物を使い、ヒステリシスコンパレータの出力段を、-VMVMの電源電圧をMOS-FETなどの電力損失の少ないスイッチで切り替える構成にすれば、非常に電力効率が良いパワーアンプになります。

この様に低損失のスイッチ素子と、LC型の無損失なLPFを組み合わせて作った、高効率のパワーアンプを、D級パワーアンプ(または単にD級アンプ)と呼びます。

図7に示した様に、入力信号電圧がVMや-VMに近くなると、PDM変調回路の発振周波数が下がってきて、LPFでその発振周波数成分を取り除く事が難しくなるので、VMは入力信号の最大振幅よりもある程度(数十%くらい)大きく設定して、発振周波数が極端に下がらない様にする方が、信号品質が確保しやすくなります。

2.ΔΣ変調をA/D変換に用いる場合

ΔΣ変調をA/D変換に用いる場合について説明します。

2-1.1ビットのA/D変換を行うΔΣ変調器の概要

1ビットのA/D変換を行うΔΣ変調器としては、比較的単純な図9の回路を用いて、A/D変換の原理を説明します。

図9、1ビットのA/D変換に用いられるΔΣ変調回路(1ビットA/D変換器)の例
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図9、1ビットのA/D変換に用いられるΔΣ変調回路(1ビットA/D変換器)の例

図9の回路は、図1に示した、PDM変調回路と回路構成が似ていますし、回路動作も似ています。

両者を比較すると、図1のPDM変調回路ではヒステリシスコンパレータを使っているのに対し、図9の1ビットA/D変換器では、ヒステリシスのないコンパレータを用いている所が違います。また、図9の回路では、遅延要素(DFF)を持っている点が特徴的です。

回路動作の点で図1の回路と図9の回路を比較すると、どちらの回路でも、出力のパルス波形は、パルスの密度で信号を表現しており(つまりPDM変調しており)、LFPに通すと、入力したアナログ信号が再生される点が共通しています。

注:厳密にいえば、図9の回路では、入力信号そのものではなく、入力信号に直流オフセット電圧が加わった信号が再生されます。

ただし、図1の回路では、出力信号の電圧は2値化されている(LまたはHの信号しか取らない)ものの、時間軸方向には離散化(標本化)されていません。つまり、図1の回路は広義のアナログ回路です。

一方で、図9の回路では、出力信号の電圧が2値化されているのに加えて、時間軸方向にも離散化されており、サンプリングクロック信号に同期して出力電圧が変化します。つまり、図9の回路の出力信号は、ディジタル信号です。図9の回路が1ビットのA/D変換回路と呼ばれるのは、この事によります。

出力信号が時間軸方向に離散化されている図9の回路と、自由なタイミングで出力電圧が変化できる図1の回路とを、出力信号の発振周波数が同程度という条件で比較すると、図1の回路の方が多くの情報を含んだ(ノイズの少ない)出力信号が出てきます。

図9の回路でノイズの少ない高品位な出力信号を得ようとすると、後述する様に、オーバーサンプリングの倍数を増やし、十分に高いサンプリング周波数(サンプリングクロック信号の周波数)で回路を動作させる必要があります。(こうすると、必然的に出力信号の発振周波数が上がります)

2-2.1ビットのA/D変換器の回路構成に関する詳細な説明

図1の回路と図9の回路では、減算回路と積分回路は、同様の動作をします。

コンパレータに関しては、図9の回路では、ヒステリシスのない、単純な特性のコンパレータを用います。入力電圧が正の値ならば、出力電圧はVH(論理回路でHを表す電圧)となり、入力電圧が負の値なら、出力電圧はVL(論理回路でLを表す電圧で、普通は0[V]に設定される)になります。(図10参照)

図10、図9の1ビットA/D変換器に使われているコンパレータの入出力電圧特性
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図10、図9の1ビットA/D変換器に使われているコンパレータの入出力電圧特性
VLは0[V]に設定される場合が多いため、VL=0として作図しています。

図1の回路にはなく、図9の回路にある要素としては、Dフリップフロップ(DFF)を用いた遅延回路があります。DFFは、サンプリングクロック信号の立ち上がり(LからHの電圧変化)のタイミングで、D端子の電圧を取り込み、Q端子に出力します。次のクロック信号の立ち上がりまではQ端子の電圧は変化しません。(図11参照) DFFのこの働きにより、D信号とQ信号の間で、最大1クロック分の遅延が発生します。

参考:Dフリップフロップについてもう少し詳しく知りたい場合は、この用語集のDフリップフロップの項目をご覧ください。

図11、Dフリップフロップのタイミングチャートの例
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図11、Dフリップフロップのタイミングチャートの例

図9の1ビットD/A変換器は、「D/A変換器」という大げさな名前が付いていますが、実態はただのレベル変換器です。1ビットD/A変換器は、入力電圧がVLの場合は出力電圧が-VMになり、入力電圧がVHの場合は出力電圧がVMになります。(図12参照)

図12、1ビットD/A変換器の入出力電圧特性
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図12、1ビットD/A変換器の入出力電圧特性
閾値電圧Vthを、VLVHの中間の電圧に設定し、入力電圧がVthより高ければVMを出力し、入力電圧がVthより低ければ-VMを出力します。

VMの値は、全ての時間で(任意のtの値で)入力信号vin(t)が式(10)を満たす様な、大きな値に設定する必要があります。

-VM<vin(t)<VM … 式(10)

2-3.1ビットA/D変換器の回路動作に関する詳細な説明

図13に示す様に、入力電圧が直流電圧VSの場合の回路の動作について説明します。

図13、入力電圧が直流電圧VSだった場合の回路動作
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図13、入力電圧が直流電圧VSだった場合の回路動作

2-3-1.出力信号のデューティ比

まず、減算回路の動作について考えます。+側端子の電圧はVS、-側端子の電圧はv3(t)ですから、減算回路の出力電圧v2(t)は、式(11)で与えられます。

v1(t)=Vs-v3(t) … 式(11)

積分回路は入力電圧を時間積分し、その積分結果に正の係数Kを掛けた電圧を出力します。よって、積分回路の出力電圧v2(t)は、式(12)で与えられます。

v2(t)=Kv1(t)dt=KVS-v3(t)dt … 式(12)

DFFの出力信号であるOUT信号は、LまたはHのいずれかになりますが、ここでOUT信号がLの場合とHの場合に分けて、順に説明します。

まずOUT信号がLの場合について考えます。

この時、1ビットD/A変換器の出力電圧v3(t)は-VMになります。すなわち、式(13)が成立します。

v3(t)=-VM … 式(13)

これを式(12)に代入すると、式(14)が得られます。

v2(t)=KVS+VM dt
d/dt v2(t)=K(VM+VS) … 式(14)

参考:この式は、式(5)と同じ式です。

式(10)より、VSの値が正であれ、負であれ、VM+VS>0となりますから、v2(t)は正の定数となります。よって、v2(t)は傾きK(VM+VS)の、右肩上がりの一次関数になります。

今度はOUT信号がHの場合につて考えます。

この時、1ビットD/A変換器の出力電圧v3(t)はVMになります。すなわち、式(15)が成立します。

v3(t)=VM … 式(15)

これを式(12)に代入すると、式(16)が得られます。

v2(t)=KVS-VM dt
d/dt v2(t)=-K(VM-VS) … 式(16)

式(10)より、VSの値が正であれ、負であれ、VM-VS>0となりますから、v2(t)は負の定数となります。よって、v2(t)は傾き-K(VM-VS)の、右肩下がりの一次関数になります。

v2(t)>0になればDFFによって生じる遅延時間の後にOUT信号がHになり、また逆v2(t)<0になればDFFによって生じる遅延時間の後にOUT信号がLになります。この事と、式(14)および式(16)とを考え合わせると、図13の回路の各所の動作波形は図14の様になります。

図14、図13の1ビットA/D変換器の各所の動作波形
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図14、図13の1ビットA/D変換器の各所の動作波形

図13の回路は、減算回路にv3(t)とVSが入力されている事から分かる様に、v3(t)の時間平均値がVSと一致する様に、負帰還が掛かっています。つまり、OUT信号のパルス密度で、入力電圧VSを表現します。(PDM変調)

OUT信号のデューティ比Dとすると、v3(t)の時間平均値がVSと一致する条件より、式(17)が得られます。

… (17)

VSの変化に対してDがどう変化するのかを表したグラフが図15です。このグラフに示す様に、VS=-VMの時にD=0、VS=0の時にD=0.5、VS=VMの時にD=1になるような、一次関数のグラフになります。

図15、入力電圧VSと出力信号のデューティ比Dの関係
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図15、入力電圧VSと出力信号のデューティ比Dの関係

OUT信号がHの時の出力電圧をVHとし、OUT信号がLの時の出力電圧VLが0に設定されているものとして、OUT信号を、通過帯域の利得が1のLPFに通して復調すると、DVHという電圧が得られます。この事から、図9(あるいは図13)の回路の出力をLPFに通して信号を復調すると、元の信号に直流バイアス電圧0.5VHが重畳された信号が得られる事が分かります。

VSの値を色々変えながら、入力信号、CLK信号およびOUT信号の波形を描いた例を図16~図20に示します。

図16、VSが正の大きな値の場合の波形
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図16、VSが正の大きな値の場合の波形
図17、VSが正の小さな値の場合の波形
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図17、VSが正の小さな値の場合の波形
図18、VSが0の場合の波形
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図18、VSが0の場合の波形
図19、VSが絶対値の小さな負の値の場合の波形
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図19、VSが絶対値の小さな負の値の場合の波形
図20、VSが絶対値の大きな負の値の場合の波形
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図20、VSが絶対値の大きな負の値の場合の波形

VSが大きな値の時ほど、出力信号(OUT信号)のデューティ比が大きくなっている様子が分かります。

また、VSが正の値の場合はパルス間隔(Lになっている時間)が1クロックで、VSが0の場合は、LHが1クロックごとに交互に現れ、VSが負の値の場合はパルス幅(Hになっている時間)が1クロックである事も分かります。

2-3-2.出力信号の周期と発振周波数

VS≧0の場合とVS<0の場合に分けて、OUT信号の発振周期Tおよび発振周波数fを求めます。

2-3-2-1.入力電圧が0または正の値の場合

VS≧0の場合は、OUT信号の1周期の内、Lになっている時間が1クロックです。つまり、OUT信号の発振周期Tは、式(18)の様に求まります。

式(18-1)
式(18-2)式(18-3) … 式(18)

ここで、fSはサンプリング周波数(サンプリングクロックの周波数)です。つまり1/fSが1クロックの時間(サンプリング間隔)になります。

注:式(18)からOUT信号の周期Tを求めると、一般にクロック周期(1/fS)の実数倍の長さになります。Tがクロック周期の整数倍の長さになるには、特別な条件が必要です。例えばVS=0の場合はTは2クロック(図21参照)、VS=VM/3の場合はTは3クロック(図22参照)となり、整数のクロック数になりますが、VS=VM/5の場合はTは2.5クロックと、非整数のクロック数になります。OUT信号はサンプリングクロック(CLK信号)と同期して出力されますから、周期が非整数のクロック数になるのは、一見しておかしい様に見えます。しかしTが2.5クロックの場合は、実際には2クロック周期(ここでの周期はある波形の立ち上がりから次の波形の立ち上がりまでの時間を指します)のパルスと、3クロック周期のパルスが交互に発生します。(図23参照) この様に、式(18)で求まる周期は、平均的な周期を指します。

図21、VS=0 (T=2/fS)の場合の出力波形
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図21、VS=0 (T=2/fS)の場合の出力波形
図22、VS=VM/3 (T=3/fS)の場合の出力波形
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図22、VS=VM/3 (T=3/fS)の場合の出力波形
図23、VS=VM/5 (T=2.5/fS)の場合の出力波形
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図23、VS=VM/5 (T=2.5/fS)の場合の出力波形

Tの逆数がOUT信号の発振周波数fになりますから、fは式(19)の様に求まります。

式(19) … 式(19)
2-3-2-2.入力電圧が負の値の場合

VS<0の場合は、OUT信号の1周期の内、Hになっている時間が1クロックです。つまり、OUT信号の発振周期Tは、式(20)の様に求まります。

式(20-1)
式(20-2)式(20-3) … 式(20)

Tの逆数を取って、OUT信号の発振周波数fを求めると、式(21)の様になります。

式(21) … 式(21)
2-3-2-3.入力電圧の変化に対する出力信号の発振周波数の変化のグラフ

式(19)式(21)から、入力電圧VSを-VMVMの範囲で変化させた場合に、OUT信号の発振周波数fがどのように変化するかをグラフ化したのが、図24です。

図24、VSの変化に対するfの変化
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図24、VSの変化に対するfの変化

VS=-VMの時とVS=VMの時にfが最低値0を取り、VS=0の時にfが最大になるという点では、図24は図7と同じです。しかし、図7のグラフが上に凸の放物線なのに対し、図24のグラフは、VS=0で折れ曲がった直線のグラフになっています。

また、図7のグラフの最大値はK/(4VT)と積分回路の定数Kの影響を受けますが、図24のグラフの最大値fS/2と、Kには無関係に決まります。これは、図1(または図5)の回路では、積分回路の出力電圧を-VTまたはVTという0以外の定数と比較しているのに対し、図9(または図13)の回路では、積分回路の出力電圧を0と比較しているからです。0と比較するのなら、積分回路の出力電圧が定数倍になっても、回路の動作は変わりません。

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2-4.ノイズシェーピングと複数ビットのA/D変換器の構成

ΔΣ型のA/D変換器でA/D変換を行うと、A/D変換の際に発生するノイズ(量子化ノイズ)が高い周波数に集中して発生する現象が起こります。この様に量子化ノイズを高い周波数に集中させる操作、あるいは量子化ノイズが高い周波数に集中する現象をノイズシェーピングといいます。

ノイズシェーピングの性質を利用すると、1ビットのA/D変換結果をデジタルLPFに通し、ダウンサンプリングする事で、複数ビット(マルチビット)のA/D変換器を、等価的に構成できます。

この節では、ノイズシェーピングの原理について説明し、また、ノイズシェーピングを利用して複数ビットのA/D変換器を構成する方法について解説します。

2-4-1.ノイズシェーピングの概要

図9の1ビットA/D変換器に振幅VMの正弦波の信号を入力した場合の、回路各部の電圧波形を図25に示します。

図25、図9の1ビットA/D変換器の回路各部の電圧波形
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図25、図9の1ビットA/D変換器の回路各部の電圧波形

OUT信号が、この1ビットA/D変換器の出力信号ですが、この信号をLPFに通して復調すると、入力信号がそのまま再生されるのではなく、直流バイアス電圧が重畳した形で再生されます。また、再生信号の振幅も、もともとの入力信号とは異なります。

入力信号を再生するために使うべき信号は、OUT信号より、むしろそれを1ビットD/A変換回路(レベルシフト回路)を通して得られたv3(t)です。v3(t)は、OUT信号と同じタイミングで変化する2値信号ですが、-VMまたはVMの電圧を出力します。このOUT信号を、通過帯域の利得が1のLPFに通すと、入力信号vin(t)が、オフセット電圧なしで、振幅も正確に再生されます。

減算回路によりvin(t)からv3(t)を引いて得られるv1(t)はA/D変換出力の入力信号の近似誤差、つまり量子化ノイズを表しています。(以後、量子化ノイズを単にノイズと呼びます)

注:A/D変換出力の入力信号の近似誤差は、普通はA/D変換信号v3(t)から入力信号vin(t)を引いて求めるので、そういう意味で厳密にいえば、-v1(t)がノイズ波形になります。以下、ノイズのスペクトルの話をしますが、スペクトルの強度の観点からは、-v1(t)をノイズと呼ぼうと、v1(t)をノイズと呼ぼうと同じ議論になります。

ノイズ波形v1(t)を見ると、スパイク状の鋭い波形になっており、高い周波数の成分が多くあることが分かります。

一方で、入力信号をコンパレータで2値化し、A/D変換した場合は、ノイズが広い周波数に分布する事が知られています。

図9の1ビットA/D変換器のノイズ(v1(t))のスペクトルと、コンパレータによりA/D変換した場合のノイズのスペクトルを比較したのが図26です。

図26、ノイズシェーピングの概念
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図26、ノイズシェーピングの概念

図26の青い曲線は図9のΔΣ型1ビットA/D変換器のノイズのスペクトルを示したグラフです。また図26の赤い水平線は、コンパレータで入力信号を2値化しする事により単純にA/D変換した場合のノイズのスペクトルを示したグラフです。

青い線では、低周波数領域でノイズが少なくなっており、高周波領域でノイズ成分が多くなっています。

それに対して、赤い線では、低い周波数から高い周波数まで、一定の強度でノイズが存在しています。(ホワイトノイズ)

青い線でも、赤い線でも、全周波数に渡って積算したノイズの量は、ほとんど同じです。これは、A/D変換器のS/N比の理論的な上限が、6.02N+1.76[dB]で与えられるため(EDN JapanのA-D性能の理論と現実という記事を参照)、1ビットのA/D変換器の場合は、N=1として、S/N比の上限が7.78[dB]と決まってしまうからです。すなわち、フルスケールの信号に対し、-7.78[dB]以上のノイズが原理的に発生します。

信号電力とノイズ電力の比は、回路構成によらず、A/D変換のビット数でほぼ決まるのですが、ノイズのスペクトルは、回路構成により変わります。

先ほど述べた様に、ΔΣ型のA/D変換器は、ノイズが高周波領域に偏って分布します。(図26の青線を参照) そのため図26のグラフを見ると、コンパレータによる単純なA/D変換をした場合(赤線)の低周波数領域のノイズのかなりの部分(赤い斜線部)が、ΔΣ型のA/D変換器を使うと高周波数領域(青い斜線部)に移動する様に見えます。

この様に、ΔΣ型のA/D変換器を使う事により、低周波領域のノイズを低減し、その分を高周波数領域に移動させる(様に見える)処理の事をノイズシェーピングといいます。

参考:シェーピング(shaping)は、成形という意味です。

2-4-2.ΔΣ型A/D変換器におけるノイズシェーピングの原理

ここでは図9に示すΔΣ型A/D変換器でノイズシェーピングが起こる仕組みを、定性的に説明します。

前項で述べたように、減算回路の出力電圧v1(t)はノイズ波形(の正負を反転させた波形)を表しています。このv1(t)が積分回路によって、時間積分され、v2(t)が出力されます。

積分回路の利得は周波数に反比例するため、低周波数成分が強調され、高周波数成分が減衰します。この事は、積分回路が、利得の平坦部がない、一種のLPFとして機能する事を示しています。(図27参照)

参考:積分回路の利得が周波数に反比例する事は、sin2πftという、周波数がfの正弦波を、tで積分すれば分かります。∫sin2πft dt=-1/(2πf)cos2πftなので、積分結果の振幅は1/fに比例します。つまり周波数fに反比例します。

図27、積分回路と1次CR LPFの周波数特性
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図27、積分回路と1次CR LPFの周波数特性
参考のため、ここでは積分回路以外に1次CR LPFの周波数特性も合わせて載せています。積分回路の利得は、周波数と反比例するため、両対数グラフ(縦軸の利得は線形目盛だが単位がdBなので実質は対数目盛)で見ると、-6[dB/OCT]の傾きを持った、右肩下がりの直線のグラフになります。この事は、積分回路が、利得平坦部のない一種の1次LPFだと解釈できる事を示しています。

ノイズv1(t)を積分回路に通して得られるv2(t)は、v1(t)よりも低周波数成分が強調され、高周波数成分が減衰しています。

このv2(t)をヒステリシスコンパレータで2値化し、減算回路に負帰還させるので、v2(t)のスペクトルが平坦化する様に、回路が動作します。

v2(t)は、ノイズv1(t)の高周波成分を減衰させたものですから、v2(t)のスペクトルが平坦ならば、v1(t)のスペクトルは、高周波数になるほど強くなります。これがノイズシェーピングが起こる原理です。

ノイズをLPFに通してから負帰還を掛けるのがノイズシェーピングの原理だとすれば、積分回路を1個使った1次のLPFを使う代わりに、積分回路を2個以上使う高次のLPFを使えば、LPFの利きが鋭くなるため、ΔΣ型A/D変換器のノイズを、さらに高周波領域に局在化できるはずです。

Bluefish WebpageというサイトのプログラムでΔΣ変調器というページでは、プログラムを組んでΔΣ型の1ビットA/D変換器が発生するノイズについてシミュレーションしています。

このページでは、1次の(積分回路を1個使った)ΔΣ型A/D変換器と2次の(積分回路を2個使った)ΔΣ型A/D変換器の特性をシミュレーションして、それらを比較していますが、適切に設計された2次のΔΣ型A/D変換器は、1次のΔΣ型A/D変換器よりも、ノイズシェーピングの効果が高いという結果が示されています。

また、2次のΔΣ型A/D変換器では、設計パラメータの設定が悪いと、負帰還制御がうまく収束せず、出力信号が、入力信号とは無関係に発振する事も示されています。

後で説明する様に、1ビットのΔΣ型A/D変換器の出力をデジタルLPFに通し、さらにダウンサンプリングする事で、等価的に多ビットのA/D変換器を構成する事がよくあります。この場合は、ノイズがより高周波数領域に集中するΔΣ型A/D変換器を用いると、それを使ってできた多ビットのA/D変換器の性能が向上します。

そのため、実用の際には、5次以上の高次のΔΣ型A/D変換器が使われる事が多いのですが、ΔΣ型A/D変換器の次数が高いほど設計時に決定しなければならないパラメータが多くなり、しかもそれらのパラメータの設定値が不適切だと、出力が発振します。

高次のΔΣ型A/D変換器の設計には、かなりの知識とノウハウが必要で、事前の特性のシミュレーションも綿密に行う必要があります。

2-4-3.オーバーサンプリングとノイズシェーピングとデジタルLPFによる高S/N比化

図28に示す様に、1ビットのΔΣ型のA/D変換器を用い、十分高いサンプリング周波数fsでアナログ入力信号をA/D変換した結果を、ビット長拡張した後にデジタルLPFに通す回路を考えます。

図28、デジタルLPFによってA/D変換結果を高S/N比化する回路
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図28、デジタルLPFによってA/D変換結果を高S/N比化する回路

図28にビット拡張器というのがありますが、これは、A/D変換器から受け取った信号を定数倍して、ビット数を増やす操作を行う装置です。通常は2倍、4倍、8倍、16倍、…と、2の自然数乗倍するのが普通です。それなら、受け取った数字の後ろに0をいくつか足す(2進数表記の場合)だけで済みます。(この記事では、2進数の数字は、暗めの緑色で表記します。)

例えば、受け取った数が0(電圧はL)なら000、受け取った数が1(電圧はH)なら100という具合に、受け取った数の後ろに2個の0を足すと、1ビットΔΣ型A/D変換器の出力を1ビットから3ビットに拡張できます。この場合、拡張後のビット長Nは3になります。

ビット長を拡張するのは、この直後にデジタルLPFを通す際に、多ビットの信号を扱うからです。

デジタルLPFというのはデジタルフィルタの一種で、A/D変換され、数値化された信号に何らかの計算を行う事により、フィルタの効果を得る計算回路の事です。

図29は、デジタルLPFを通す前後のノイズの様子の変化を表した図です。

図29、デジタルLPFを通す前後のノイズの様子
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図29、デジタルLPFを通す前後のノイズの様子

この様に、ノイズシェーピングにより高周波数領域に集中していたノイズが、デジタルLPFによりごっそりと落とされるので、信号のS/N比が向上します。

デジタルLPFによりS/N比が向上したので、1ビットA/D変換時のS/N比の上限(7.78[dB])を超えて、複数ビット相当のS/N比(2ビットなら13.80[dB]、3ビットなら19.82[dB]、…)が得られます。

参考までに6.02N+1.76[dB]で与えられる、Nビット信号の理論的なS/N比を、Nを1~16の範囲で変えて計算した結果を、表1に掲載しておきます。

表1、理論式6.02N+1.76[dB]より計算される、Nビットのデジタル信号の理論的なS/N比
デジタル信号のビット数
N[ビット]
理論的なS/N比
[dB]
1 7.78
2 13.80
3 19.82
4 25.84
5 31.86
6 37.88
7 43.90
8 49.92
9 55.94
10 61.96
11 67.98
12 74.00
13 80.02
14 86.04
15 92.06
16 98.08

参考:最終的に14dB前後のS/N比が得られれば2ビット、20dB前後のS/N比が得られれば3ビットという具合に、表1を参考に、出力する信号のビット長を決める事になります。ただし、デジタルLPFの演算において、丸め誤差が信号品質に影響しない様に、途中の演算では、最終的な信号のビット長よりも長めにしておく必要があります。図28中のビット長拡張器において、信号を何ビットに拡張するかは、最終的な出力のビット長と、計算過程における丸め誤差を考慮して決めます。

この様に、1ビットのΔΣ型のA/D変換器を用い、十分に高いサンプリング周波数fSで信号をA/D変換し、デジタルLPFで高周波数のノイズを低減する事により、複数ビットのA/D変換が等価的に行えます。

上記の様に、ノイズシェーピングとデジタルLPFによりS/N比を上げるには、信号の周波数に対して、サンプリング周波数fSを十分に高くしなければなりません。

ノイズシェーピングとデジタルLPFによるS/N比の向上を狙わない場合は、サンプリング定理より、観測したい信号の周波数の上限をfmaxとすると、サンプリング周波数fSfmaxの2倍の2fmaxに設定すれば十分です。

S/N比を向上させたい場合は、fSはさらにM倍(Mは2以上の整数に選ぶ場合が多い)のf=2Mfmaxに設定します。この時、「Mオーバーサンプリングする」といいます。

参考までに、オーバーサンプリングを行わない場合の信号とノイズの分布を図30に、2倍オーバーサンプリングする場合の信号とノイズの分布を図31に、3倍オーバーサンプリングする場合の信号とノイズの分布を図32に示します。

図30、オーバーサンプリングを行わない場合の信号とノイズの分布
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図30、オーバーサンプリングを行わない場合の信号とノイズの分布
図31、2倍オーバーサンプリングする場合の信号とノイズの分布
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図31、2倍オーバーサンプリングする場合の信号とノイズの分布
図32、3倍オーバーサンプリングする場合の信号とノイズの分布
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図32、3倍オーバーサンプリングする場合の信号とノイズの分布

これらの図を比較すると、オーバーサンプリングの倍数が大きいほど、信号の上限周波数fmaxよりも高周波の領域に、ノイズが多く分布する事が分かります。

つまり、オーバーサンプリングの倍数が大きいほど、デジタルLPFでノイズを低減しやすくなり、S/N比が大きく向上できる事になります。

2-4-4.ダウンサンプリングによるサンプリング周波数の低減

ノイズシェーピングとオーバーサンプリングをした1ビットのA/D変換結果を、デジタルLPFに通して、高周波数領域のノイズをカットすると、S/N比が向上し、複数ビットのA/D変換器が等価的に構成できる事を、前項で説明しました。

この項では、その複数ビットのA/D変換結果をダウンサンプリングする事によってサンプリング周波数を下げ、見かけ上の情報量を減らす事について説明します。

先ほど示した図31は、2倍のオーバーサンプリングにより、1ビットのΔΣ型A/D変換器で信号をA/D変換した結果を示しています。

図31のA/D変換した信号を、ビット長拡張した後に、図33の様な、観測したい信号が存在する上限の周波数fmax以上で急峻に減衰するデジタルLPFに通すと、図34の様に、信号は減衰せずに、fmax以上の周波数のノイズが減衰します。

図33、デジタルLPFの周波数特性
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図33、デジタルLPFの周波数特性
図34、デジタルLPFを通した後の信号とノイズの周波数分布
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図34、デジタルLPFを通した後の信号とノイズの周波数分布

この様にして、デジタルLPFで高周波数のノイズを低減する事で、S/N比が向上し、多ビットのA/D変換に等価的になる事は、前項でも説明しました。

しかし図34の信号とノイズの周波数分布をみていると、観測したい信号がfmaxまでの周波数にしか存在しないのに、サンプリング周波数fSが4fmaxもあるのは、無駄である事に気が付きます。サンプリング定理によると、サンプリング周波数は半分の2fmaxで十分なはずです。もし、サンプリング周波数を半分に落とせるなら、見かけ上の情報量が半分に減ります。

注:信号が完全に再生される様にサンプリング周波数が落とせるなら、見かけ上の情報量が減っても、実際の情報量は減りません。つまり、サンプリング周波数を落とす事により、冗長な情報を減らす事ができるのです。

どのようにすればサンプリング周波数を半分にできるかといえば、図35に示す様に、サンプルを1つ置きに捨てればいいのです。

図35、ダウンサンプリングの原理(1/2のダウンサンプリングの場合)
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図35、ダウンサンプリングの原理(1/2のダウンサンプリングの場合)

図35の様に、サンプルを間引きしてサンプリング周波数を整数分の1にする事を、ダウンサンプリングまたはデシメーションといいます。

図35の場合は、サンプリング周波数を1/2にするダウンサンプリングでしたが、もしサンプリング周波数を1/3にしたいなら、図36の様に、1つのサンプルを残して、続く2つのサンプルを捨てて、続く1つのサンプルを残して、続く2つのサンプルを捨てて…という具合に、もともとの2/3のサンプルを間引く事になります。

図36、ダウンサンプリングの原理(1/3のダウンサンプリングの場合)
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図36、ダウンサンプリングの原理(1/3のダウンサンプリングの場合)

1/2にダウンサンプリングする場合、fs/4以下の周波数成分は、変化することなく半分のサンプリング周波数の信号に変換されますが、fs/4~fs/2の範囲の周波数の信号は、周波数が変化してしまいます。

図37は、fs/4~fs/2の範囲の周波数の信号(黒線)を1/2にダウンサンプリングした様子を示しています。△は、元のサンプリング周波数のサンプルを示しています。〇は、△のサンプルを1つ置きに間引いて、半分のサンプリング周波数にしたものです。〇のサンプルのみを線でつなぐと、赤線の様に、元の信号(黒線)よりも低い周波数の信号が現れます。この様に、ダウンサンプリングで現れる、元の周波数よりも低い偽の信号を折り返し雑音とかエイリアスといいます。

図37、折り返し雑音の発生原理
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図37、折り返し雑音の発生原理

図38は、信号と折り返し雑音の周波数関係を示した図です。

図38、信号と折り返し雑音(エイリアス)の周波数関係
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図38、信号と折り返し雑音(エイリアス)の周波数関係

図38には、サンプリング周波数fSでサンプリングされた信号Aと信号Bが描かれています。(信号Aと信号Bが重畳した信号がサンプリングされたと考えても、信号Aをサンプリングしたデータと信号Bをサンプリングしたデータが別々にあると考えても構いません) 信号Aの周波数はfA、信号Bの周波数はfBとします。そして、fS/4<fA<fS/2およびfS/4<fB<fS/2が成立しているとします。

fS/4<fAfS/4<fBが成立しているので、1/2のダウンサンプリングをして、サンプリング周波数がfS/2になると、信号Aや信号Bはナイキスト周波数fS/4を超えるため、折り返し雑音になります。

信号Aの折り返し雑音をエイリアスA、信号Bの折り返し雑音をエイリアスBとしすると、エイリアスAの周波数はfS/2-fA、エイリアスBの周波数はfS/2-fBとなります。この様子をグラフ上で見ると、周波数fS/4を対象軸に折り返したように見えるので、「折り返し雑音」という用語を使うのです。

ここで、図34の信号および雑音を1/2のダウンサンプリングするとどうなるかを考えてみます。

信号についてはfS/4以下の周波数帯域にしか存在しないので、ダウンサンプリングしても、折り返し雑音が発生する心配はありません。

一方で、ノイズに関しては、fS/4以上の周波数領域にも成分がありますので、この成分が、ダウンサンプリングにより折り返し雑音になります。この様子を表したのが図39です。

図39、図34の信号とノイズをダウンサンプリングした様子
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図39、図34の信号とノイズをダウンサンプリングした様子

ノイズの内、fS/4以上の周波数成分は、周波数fS/4を対称軸に折り返して、赤い点線の様になります。fS/4以下の周波数領域に元々あった赤い実線のノイズ以外に、赤い点線の折り返し雑音も加わりますので、ノイズの電圧密度は上昇し、紫色の実線がダウンサンプリング後のノイズの分布になります。

紫色の線を見ると、赤線よりはノイズの電圧密度が上昇する事になりますが、一方で、ダウンサンプリング後はfS/4以上の周波数領域のノイズがなくなります。トータルで考えると、ダウンサンプリングの前後でS/N比に変化はありません。

以上の様に、信号を2倍のオーバーサンプリングして、ΔΣA/D変換器で発生した高周波領域のノイズをデジタルLPFで低減し、さらに1/2のダウンサンプリングをする事で、1ビットのA/D変換器では得られない、高いS/N比を得られる事が分かりました。

この処理をする回路のブロック図は、図28のブロック図の後に1/2のダウンサンプリングをするブロックを追加して、図40の様になります。(図では2倍オーバーサンプリングではなく、もっと一般的にM倍オーバーサンプリングの処理回路について示しています)

図40、M倍オーバーサンプリング後1/Mのダウンサンプリングする事により多ビット出力にしたΔΣ型A/D変換器
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図40、倍オーバーサンプリング後1/Mのダウンサンプリングする事により多ビット出力にしたΔΣ型A/D変換器

この節では、話を複雑化させない様に、2倍オーバーサンプリングの場合について取り上げましたが、オーバーサンプリングの倍数が高いほど、S/N比向上の効果が大きいため、通常はもっと高い倍率でオーバーサンプリングします。例えばオーディオ信号をA/D変換する場合は、128倍などの高い倍数で、信号をオーバーサンプリングします。

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